Схема ускоренного переноса

Необходимо проверить качество перевода и привести статью в соответствие со стилистическими правилами Википедии. Вы можете помочь улучшить эту статью, исправив в ней ошибки. Оригинал на английском языке — Lookahead Carry Unit.

Схема ускоренного переноса — логический узел ЭВМ, представляющий собой многоразрядный арифметический узел, состоящий из нескольких арифметических узлов меньшей разрядности, работающих совместно по схеме параллельного переноса разрядов.

Принцип работы

Этот раздел не завершён. Вы поможете проекту, исправив и дополнив его.

Термины:
Lookahead Carry Unit (LCU) - схема ускоренного переноса
Carry look-ahead adder (CLA) - схема сумматора (с учётом сигнала переноса)
PG - групповой сигнал распространения переноса
GG - групповой сигнал генерации переноса

При использовании схемы ускоренного (параллельного) переноса (LCU) каждый одинарный разряд сумматора вырабатывает сигнал генерации переноса (g0) и сигнал распространения переноса (p0).

4-х битная схема

4-битный сумматор со схемой ускоренного переноса

Одинарные разряды сумматора объединяются в группы по четыре одинарных разряда в каждой группе. Схема ускоренного переноса вырабатывает сигналы переноса C1, C2, C3, C4, групповой сигнал генерации переноса (GG) и групповой сигнал распространения переноса (PG).

4-х битная схема ускоренного переноса выпускается в интегральном исполнении: SN74182 (ТТЛ), MC10179 (ЭСЛ) и MC14582, 564ИП4^[1] (КМОП).

16-ти битная схема

16-разрядный сумматор может быть создан путём объединения четырёх 4-битных сумматоров с четырьмя схемами ускоренного переноса (4-bit CLA Adder), дополненных пятой схемой ускоренного переноса, которая используется для обработки групповых сигналов генерации переноса — GG и распространения переноса — PG.

Принимаемые на входе сигналы распространения переноса ($PG$) и генерируемые каждой их четырёх схем сигналы ($GG$). Затем, схема ускоренного переноса генерирует соответствующие сигналы.

Предположим, что $P_i$ это сигналы $PG$ и $G_i$ это $GG$ из i^й, то выходные биты устанавливаются следующим образом:

$C_{4} = G_0 + P_0 \cdot C_0$

$C_{8} = G_{4} + P_{4} \cdot C_{4}$

$C_{12} = G_{8} + P_{8} \cdot C_{8}$

$C_{16} = G_{12} + P_{12} \cdot C_{12}$

Подставляя $C_{4}$ сперва в $C_{8}$, затем $C_{8}$ в $C_{12}$, затем $C_{12}$ в $C_{16}$ получаем следующее расширение выражения:

$C_{4} = G_0 + P_0 \cdot C_0$

$C_{8} = G_4 + G_0 \cdot P_4 + C_0 \cdot P_0 \cdot P_4$

$C_{12} = G_8 + G_4 \cdot P_8 + G_0 \cdot P_4 \cdot P_8 + C_0 \cdot P_0 \cdot P_4 \cdot P_8$

$C_{16} = G_{12} + G_8 \cdot P_{12} + G_4 \cdot P_8 \cdot P_{12} + G_0 \cdot P_4 \cdot P_8 \cdot P_{12} + C_0 \cdot P_0 \cdot P_4 \cdot P_8 \cdot P_{12}$

$C_{4}$ соответственно генерирует бит переноса на вход второй схемы; $C_{8}$ на вход третьей; $C{12}$ на вход четвёртой; и $C_{16}$ генерирует бит переполнения.

Кроме того, можно вычислить сигналы распространения переноса и генерации переноса для схемы ускоренного переноса:

$P_{LCU} = P_0 \cdot P_4 \cdot P_8 \cdot P_{12}$

$G_{LCU} = G_{12} + G_8 \cdot P_{12} + G_4 \cdot P_{12} \cdot P_8 + G_0 \cdot P_{12} \cdot P_8 \cdot P_4$

16-разрядный сумматор со схемой ускоренного переноса

64-битная схема

Объединив четыре схемы сумматора и схему ускоренного переноса вместе, получим 16-битный сумматор. Четыре таких блока могут быть объединены в 64-разрядный сумматор. Дополнительные схемы ускоренного переноса (второго уровня) необходимы, чтобы принимать сигналы распространения переноса ($P_{LCU}$) и сигналы генерации переноса($G_{LCU}$) от каждой схемы сумматора.

64-разрядный сумматор со схемой ускоренного переноса второго уровня

Достоинства и недостатки

Достоинства:

• Высокая скорость работы.

Недостатки:

• Большие затраты оборудования

Схемы формирования параллельного переноса имеют серьёзное преимущество в скорости перед схемами последовательного переноса.

См. также

• Схема последовательного переноса
• Схема условного переноса
• Сумматор

Литература

• нем. U. Tietze, нем. Ch. Schenk (рус. У.Титце, рус. К.Шенк.) Глава 19. Комбинационные логические схемы. 19.5 Сумматоры. 19.5.3. Сумматоры с параллельным переносом // Полупроводниковая схемотехника. Справочное руководство = Halbleiter Schaltungstechnik. — Berlin. Heidelberg. New-York: Springer-Verlag, 1980. — С. 332-334.

Ссылки

1. ↑ Справочник по низкочастотным цифровым КМОП микросхемам. ИП4 - схема ускоренного переноса 564ИП4 = MC14582A http://www.rlocman.ru/comp/koz/cd/cdh39.htm

• Н.Воробьев. Сумматоры. Определения, классификация, уравнения, структуры и применение. Часть 2 http://www.chipnews.ru/html.cgi/arhiv/00_03/stat-34.htm
• Сумматоры. Повышение быстродействия параллельных сумматоров. Принцип построения БУП (блок ускоренного переноса) http://course-cst.narod.ru/lec_page21.html
• Цифровая электроника. Курс лекций. Тема 4. Комбинационные цифровые устройства. 4-3. Сумматоры. http://www.kursach37.com/uch_cifr_t4_43.html
• 11.4. Сумматор с ускоренным переносом http://phg.su/basis2/X133.HTM
• Дискретная математика: Алгоритмы. Многоразрядный сумматор http://rain.ifmo.ru/cat/view.php/theory/math/summators-2004
• Контрольная: Сумматор с параллельным переносом и автомат Мили http://works.tarefer.ru/96/100031/index.html
• Параллельный сумматор с одновременным переносом http://www.theory-a.ru/lek12_8.html
• Сумматоры. Комбинационный сумматор с параллельным переносом http://bigor.bmstu.ru/?cnt/?doc=200_Elbase/sch065.mod/?cou=Default/145_circuits.cou